⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL言语学习与仿真，首要对组合逻辑电路与时序逻辑电路进行分析与设计，对状况机FSM进行分析与建模。
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词法规则
为对数字电路进行描绘,Verilog言语规则了一套完好的语法结构。
1．距离符
Verilog 的距离符首要起分隔文本的效果，能够使文本错落有致，便于阅览与修改。距离符包括空格符（\b）、TAB 键（\t）、换行符（\n）及换页符。
2．注释符
注释只是为了改善程序可读性，编译时不起效果。
- 多行注释符(用于写多行注释): /* — */；
- 单行注释符 :以//开端到行尾结束为注释文字。
3．标识符和关键词
标识符: 给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。以英文字母或下划线开端 如，clk、counter8、_net、bus_A 。
关键词: 用Verilog言语本身规则的特殊字符串界说言语的结构。例如，module、endmodule、input、output、wire、reg、and等都是关键词。关键词都是小写，关键词不能作为标识符使用 。
逻辑值调集
为了表明数字逻辑电路的逻辑状况，Verilog言语规则了4种基本的逻辑值。
| 0 | 逻辑0、逻辑假 |
|---|---|
| 1 | 逻辑1、逻辑真 |
| x或X | 不确定的值（未知状况） |
| z或Z | 高阻态 |
常量及其表明
三种类型的常量
- 整数型常量
- 实数型常量
- 字符串型常量
整数型常量
十进制数形式的表明办法:表明有符号常量。例如：30、－2
带基数形式的表明办法:
格局为：<＋/－><位宽>’<基数符号><数值>
例如：3’b101、5’o37、8’he3，8’b1001_0011
实数型常量
十进制记数法 如： 0.1、2.0、5.67
科学记数法 如: 23_5.1e2、5E-4、23510.0、0.0005
字符串常量
字符串是用双撇号括起来的字符序列，它必须包含在同一行中，不能分红多行书写。例如：
''this is a string''
''hello world!''
符号常量
Verilog 答应用参数界说语句界说一个标识符来代表一个常量，称为符号常量。界说的格局为：
parameter 参数名1＝常量表达式1 ,参数名2＝常量表达式2 , …
如 parameter BIT=1, BYTE=8, PI=3.14;
parameter和localparam差异
Verilog顶用parameter或许localparam来界说常量，即用来界说一个标志符代表一个常量，然后提高程序的可读性。其阐明格局如下：
parameter/localparam 参数名1=表达式,参数名2=表达式, …；
差异：
- parameter可用作在顶层模块中例化底层模块时传递参数的接口；
- localparam的效果域只是限于当时module，不能作为参数传递的接口。
3.1.4 数据类型(Data Types)
变量的数据类型
- 线网型
- 寄存器型
线网类型:是指输出一直依据输入的变化而更新其值的变量,它一般指的是硬件电路中的各种物理衔接.
例:网络型变量L的值由与门的驱动信号A和B所决议，即L＝A&B。A、B的值发生变化，线网L的值会当即跟着变化。
常用的线网类型由关键词wire界说,格局如下：
wire [n-1:0] 变量名1，变量名2，…，变量名n；
线网类型变量及其阐明
| 线网类型 | 功用阐明 |
|---|---|
| wire, tri | 用于表明单元（元件）之间的连线，wire为一般连线； tri用于描绘由多个信号源驱动的线网，并没有其他特殊 含义，两者的功用完全相同。 |
| wor, trior | 具有线或特性的线网，用于一个线网被多个信号驱动的 状况 |
| wand, triand | 具有线与特性的线网，用于一个线网被多个信号驱动的 状况 |
| trireg | 具有电荷保持特性的线网类型，用于开关级建模 |
| tri1 | 上拉电阻，用于开关级建模 |
| tri0 | 下拉电阻，用于开关级建模 |
| supply1 | 用于对电源建模，高电平1 |
| supply0 | 用于对地建模，低电平0 |
关于多重驱动
在写可综合的Verilog代码时，建议不要对同一个变量进行屡次赋值（简称多重驱动），以避免呈现多个信号一起驱动一个输出变量的状况。
例如，A、B、C三个内部信号一起接到（驱动）一个输出端L。或许说，输出L一起被三个内部信号所驱动。此刻L的逻辑值可无法确定。
寄存器型变量对应的是具有状况保持效果的电路等元件,如触发器、寄存器。寄存器型变量只能在initial或always内部被赋值。
寄存器变量类型
寄存器变量类型及其阐明
| 寄存器类型 | 功用阐明 |
|---|---|
| reg | 常用的寄存器型变量 |
| integer | 32位带符号的整数型变量 |
| real/realtime | 64位带符号的实数型变量 |
| time | 64位无符号的时刻变量 |
reg clock； //例：一个1位寄存器变量的声明
reg [3:0] counter; //例：一个4位寄存器变量的声明
memory型变量的用法
Verilog经过对reg型变量建立数组来对存储器建模，能够描绘RAM型存储器、ROM存储器和reg文件。数组中每个单元经过一个数组索引地址。
其格局界说如下：
reg [n-1:0] 存储器名 [m:0]
留意1：
reg [N-1:0] ram; //一个N位的寄存器
reg ram [N-1:0]; //一个由N个1位寄存器组成的存储器组
留意2：
不能够对一个完好的寄存器组赋值，只能指定该寄存器组中的地址赋值。
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