⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL言语学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与规划，对状态机FSM进行剖析与建模。 文章和代码已归档至【Github库房：hardware-tutorial】，需求的朋友们自取。或许重视公众号【AIShareLab】，回复 FPGA 也可获取。

根本概念

结构级建模: 便是依据逻辑电路的结构（逻辑图），实例引证Verilog HDL中内置的根本门级元件或许用户界说的元件或其他模块，来描绘结构图中的元件以及元件之间的衔接联系。

门级建模: Verilog HDL中内置了12个根本门级元件（Primitive，有的翻译为“原语”）模型，引证这些根本门级元件对逻辑图进行描绘，也称为门级建模。

根本门级元件（Primitive : 原语）

  • 多输入门：and、nand、or、nor、xor、xnor
    • 只要单个输出, 1个或多个输入
  • 多输出门：not、buf
    • 答应有多个输出, 但只要一个输入
  • 三态门：bufif0、bufif1、notif0、notif1
    • 有一个输出, 一个数据输入和一个操控输入
  • 上拉电阻pullup、下拉电阻pulldown

多输入门

多输入门的一般引证格式为：

Gate_ name  <instance> (OutputA, Input1, Input2,…, InputN);

Gate_ name共6个： and、nand、or、nor、xor、xnor

特点：

  • 只要1个输出,
  • 有多个输入。
原语称号 图形符号 逻辑表达式
and（与门）
Verilog HDL门级建模
 L = A & B
nand（与非门）
Verilog HDL门级建模
 L = ~(A & B)
or（或门）
Verilog HDL门级建模
 L = A | B
nor（或非门）
Verilog HDL门级建模
 L =~( A | B)
xor（异或门）
Verilog HDL门级建模
 L = A ^ B
xnor（同或门）
Verilog HDL门级建模
 L = A ~^ B

根本门的调用办法举例：

Verilog HDL门级建模

and    A1（out，in1，in2，in3）；
xnor  NX1（out，in1，in2，in3，in4）；

对根本门级元件，调用名A1、NX1可以省略。

若同一个根本门在当时模块中被调用屡次，可在一条调用句子中加以阐明，中心以逗号相隔。

and、nand真值表

and 输入1 输入1 输入1 输入1
0 1 x z
输入2 0 0 0 0 0
输入2 1 0 1 x x
输入2 x 0 x x x
输入2 z 0 x x x
nand 输入1 输入1 输入1 输入1
0 1 x z
输入2 0 1 1 1 1
输入2 1 1 0 x x
输入2 x 1 x x x
输入2 z 1 x x x

多输出门

答应有多个输出，但只要一个输入。

buf  B1（out1，out2，…，in）；

Verilog HDL门级建模

buf真值表

Verilog HDL门级建模

not  N1（out1，out2，…，in）；

Verilog HDL门级建模

not真值表

Verilog HDL门级建模

三态门

有一个输出、一个数据输入和一个输入操控。假如输入操控信号无效，则三态门的输出为高阻态z。

Verilog HDL门级建模

门级建模举例

2选1数据选择器

//Gate-level description
module _2to1muxtri (a,b,sel,out);
   input a,b,sel;
   output out;
   tri out;
   bufif1 (out,b,sel);
   bufif0 (out,a,sel);
 endmodule

Verilog HDL门级建模

小结：门级建模便是列出电路图结构中的元件，并按网表衔接 。

1位全加器

module addbit (a, b, ci, sum, co);
input   a,  b,  ci;                           
output  sum,  co;                         
wire   a, b, ci, sum, co, n1, n2, n3; 
     xor   u0(n1, a, b)，               
              u1(sum, n1, ci);            
     and   u2(n2, a, b)，                  
              u3(n3, n1, ci);               
     or          (co, n2, n3);            
endmodule

Verilog HDL门级建模

若同一个根本门在当时模块中被调用屡次，可在一条调用句子中加以阐明，中心以逗号相隔。

门级描绘小结

  1. 给电路图中的每个输入输出引脚赋以端口名。
  2. 给电路图中每条内部连线 取上各自的连线名。
  3. 给电路图中的每个逻辑元件取一个编号 (即“调用名”)。
  4. 给所要描绘的这个电路模块确认一个模块名。
  5. 用module界说相应模块名的结构描绘,并将逻辑图中所有的输入输出端口名列入端口名表项中,再完成对各端口的输入输出类型阐明。
  6. 按照电路图中的衔接联系,确认各单元之间端口信号的衔接,完成对电路图内部的结构描绘。
  7. 最后用endmodule结束模块描绘全过程。

参考文献：

  1. Verilog HDL与FPGA数字体系规划，罗杰，机械工业出版社，2015年04月
  2. Verilog HDL与CPLD/FPGA项目开发教程(第2版), 聂章龙, 机械工业出版社, 2015年12月
  3. Verilog HDL数字规划与综合(第2版), Samir Palnitkar著，夏宇闻等译, 电子工业出版社, 2015年08月
  4. Verilog HDL入门(第3版), J. BHASKER 著 夏宇闻甘伟 译, 北京航空航天大学出版社, 2019年03月

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