为什么运用状况机

  1. 高效的次序操控模型；
  2. 简略运用现成的EDA东西进行优化规划；
  3. 功用安稳，状况机简略构成功用出色的同步时序逻辑模块，这关于处理大规模逻辑电路规划中的竞赛和冒险现象大有益处。与其他计划比较，在消除电路的毛刺现象、强化体系安稳性方面，FSM使规划二进制者具有更多的处理方法；
  4. 高速功用，在高速通讯和高速操控方面，状况机更具有巨二进制亡者列车大优势；在次序操控方面，一个状况机的功用更类似于C软件技术PU；
  5. 高可靠性。状况机由纯硬件电路构成，作业不依赖软件指令的逐条履行，因而不存在CPU作业软件进程中许多固有缺陷；在状况机的规划中能够运用各种容错技术；当状况机进入不合法状况并从中挑软件技术专业出进入正常状况所需时刻十分时刻短，一般只需求2-3个时钟既数十纳秒，对体系不会构成较大的损害。
  • Mealy 状况机：输出由当时情二进制况及输入抉择。

FPGA状态机（读书笔记）

  • Moorapplicatione 状况机：输出仅appearance由当时状况抉择。

FPGA状态机（读书笔记）

为什么运用三段式状况机

  • FSM和其他规划相同，最好运用同步时序方法规划，以前进规划的安稳性，消除毛刺。
  • 状况二进制计算器机结束后，一般来说，状况转化部分是同步时序电路，而状况转化条件的判别是组合逻辑。两段式之所以比一段式编码合理，就在于两段编码将同步时序和组合逻辑分别放到不同的aappearlways程序块中结束。这样做不只式便于阅读app装置下载、了解、维护，更重要的是利于归纳器优化代码、利于用户软件应用添加合适的时appointment序捆绑条件、利于布局布线器结束规划。而一段式FSM描绘不利于时序捆绑、功用更改、调试等，并且不能很好的标明米勒型FSM输出，简略写出Latches，导致逻辑功用差错。
  • 在一般的两段式描绘中，为二进制转化为十进制了便于描绘当时状况的输出，许多规划者习气将当时的输出用组合逻辑结束。这种组合逻辑仍然有或许发生毛刺，并且不利于捆绑、不利于归纳器和布局布线器二进制转化器结束高功用的规划。因而假定规划允许额定的一个时钟节拍刺进，则要求尽量对状况机的输出用存放器存放一拍。
  • 假定实际不允许刺进语一个存放节拍，此刻能够经过三段式描绘方法进行处理。三段与两段比较，要害在于依据状况搬运规律，在上一状况依据输入条件判别当时状况的输出，然后在不刺进额定时钟节拍的条件下结束了存放器输出。
  • 不能说一段FSM的描绘中，运用了n个always句子块便是n段式描绘方法。从语法视点说，能够将一个always模块拆分红多个always模块，或许反之将多个always模块吞并为一个always模块。n段式FSM描二进制绘方法强调的是一种建模思路，绝不是简略的always二进制亡者列车句子块个数。

三种状况机建模

FPGA状态机（读书笔记）

FPGA状态机（读书笔记）

FPGA状态机（读书笔记）

各种建模方法之间的联络

一段式与三段式

  • 将三段式状况机中的组合逻辑吞并起来，就和一段式建模方法相同了。所以这两种建模方法最appstore大的差异在于：运用一段式建模FSM的存放器输出时，必app装置下载需要归纳考虑现态在何种状况搬运条件下会进入哪些次态。然后在每个现态的case分支下分别描绘每个次态的输出，这不契合思维习气。三段式建模描绘FSMapprove的输出时，只需求指定case灵敏表为次态存放器，然后直接在每个次态的case分支中描绘该状况输出即可，不必考虑状况搬运条件。

FPGA状态机（读书笔记）

两段式appreciate与三段式

  • 从代码上看，三段式建模的前两段与两段式建模完全相同，只是多apple了一段存放器FSM输出。一般来说，运用存放器输出能够改善输出时序条件，还能避免组合电二进制亡者列车路的毛刺，所以更引荐。
  • 但电路规划不是原封不动的，在某些状况下，两段式结构比三段式结构更有优APP势。对比这种状况机建模图，两段式用状况软件商铺存放器分割了两部分组合逻辑（状况转化条件组合逻辑和输出组合逻辑）；三段式结构中，从输入到存放器状况输出的途径上软件技术，这两部分组合逻辑（状况转化条件组合逻辑和输出组合逻辑），从时序appstore上，这两部分组合逻辑完全能够看为一体。这样这条途径的组合逻辑就比较冗繁，该途径的时序也相对严峻。
  • 两头式建模顶用状况存放器分割了组合逻辑，而三段式将存放器移到组合逻辑的最终端。假定存放器前的组合逻辑过于凌乱，势必会成为整个规划的要害途径，此刻就不宜再运用三段式建模，而运用两段式建模。处理两段式建模组合逻辑发生毛刺的方法是，额定的在FSM后级刺进存放器，二进制转八进制调整时序，结束功用。

状况机规划技巧

编码

Binary（二进制app装置下载编码）、gray-code（格雷码）运用最少的触发软件测验器，较多的组合逻辑，one二进制怎样算-hot（独热码）反之。CPLD组合逻辑资源多，运用gray-code；FPGA更多的触发器资源，运用one-hot。

二进制（次序）编码 格雷码缺陷

运用次序编码，从”01″到”10″状况转化进程中或许会出现过度状况”00″、”11″。这是由于中心信二进制手表号在状况转进程中，状况存放器的高位和低位翻转时刻有或apple许不一致，高位翻转速度快，会发生过渡态”00″,反之会发生过渡态”00″。假定运用格appear雷码，由于相邻两个状况之间只需一位不同，所以能够很大程度上消除由延时引起的过渡状况。软件测验但假定一个状况到下一个状况有二进制转化器多种approach转化途径时，就不能确保跳转时仅有一个位改动。所以一二进制转十进制计算器般选用独热码。

当然格雷码也有两个特色：异步输出、低功率器材

假定状况软件库机的输出或许状况机操作的任何逻辑是异步的，一般最好运用格雷码。由于异步电路不能避免竞赛条件和毛刺，因而状况存放器中两位之间的途径不同或许引起不可猜测的行为，该行为与布局配备和寄生参appearance数有关。格雷码对每次状况转化只阅历一个单位的软件库回转，因而能够消除异步逻辑内的竞赛条件，除此之外，FPGA最好运用独热码，

FSM的初始化状况

一个齐备的状况机(健壮性)应该具有初始化软件状况和默许状况。当二进制八进制十进制十六进制转化芯片加电或许复位后，状况机应该能够主动将appointment悉数判别条件复位二进制计算器，并进入初始化状况。二进制转八进制需求软件技术注明的一点是，大多是FPGA都有GSR（Globe Set/Reset）信号，当FPGA加电二进制亡者列车后，GSR信号拉高，对悉数的存放器、RAM等单元软件复位/置位，这时配备于FPGA的逻辑并未收效，所以不能确保正确进入初始化状况。所以运用GSR妄图进入FPGA的初始化状况,常常会发生种种不必要的费事.一般方法是选用异步复位信号,当然也能够运用同步复位,但要留心同步复软件应用位逻辑的规划.处理这个问题的另一种方法是将默软件工程专业许的初始状况编码设置为全零,这样GSR复appearance位软件技术后,状况机主动进入初始状况.

FSM的默许状况

无缺的状况机还应该包括一个软件商铺默许(default)状况,当搬运条件不满足,或许状况发生了骤变,要确保逻辑不会堕入”死循环”.这是对状况机健approve壮性的一个重要要求,也便是常说的”自恢复”功用.对if…else句子运用齐备的条件判别二进制计算器句子.case句子要用default建立默许状况.能够添加一个额定的default状况,一旦进入这个状况就主动转入IDLE状况,重新启动状况机.

FSM输出

两段式FSM描绘Mealy状况机,输出apple逻辑能够用”?”句子描软件商铺装置绘,或许运用case句子判别搬运条件与输入信号即可.输出条件比较凌乱,并且多个状况共用某些输出,则建议运用task/endtask将输出封装起来,到达模块复用的目的.

状况机示例

一段式状况机示例

module s二进制tate1 ( nrst,c二进制lk,
i1,i2,
o二进制转化器1,o2,
err
);
input          nr二进制st,clk;
input          i1,i2;
output         o1,o2,err;
reg            o1,o2,err;
reg    [2:0]   NS; //Nex软件开发tState
par二进制ameter [2:0]      //one hot with zero idle
IDLE   = 3'b000,
S1     = 3'b001,
S2     = 3'b010,
EappreciateRROR  = 3'b100;
//1软件 always block t软件商铺o desc软件工程ribe s软件工程专业tate transition, stateappear output, state input condition
always @ (posedge clk or nege二进制转化为十进制dge nrst)
if (!nrst)
begin
NS         <= IDLE;
{o1,o2,err} <= 3'b000;
end
els软件应用e
begin
NS         <=  3'b软件技术x;
{o1,o2,err} &l二进制转化为十进制t;=  3'b000;
case (NS)
IDLE软件商铺装置:  begin
if (~i1)         begin{o1,o2,err}软件测验<=3'b000;NS <= IDLE; end软件库
if (i1 && i2)    begin{o1,o2,err}<=3'b100;NS <= S1;   end
if (i1 && ~i2)   begin{o1,o2,err}<=3'appointmentb111;NS <软件库= ERROR;end
end
S1:    begin
if (~i2)         begin{o1,o2,err}<=3'二进制b100;NS <= S1软件技术专业;   end
if (i2 &&ampappointment; i1)    begin{o1,o2,err}<=3'b010;NS &二进制lt;= S2;   end
if (i2 && (~i1)) begin{o1,o2,erapproachr}<=3'b111;NS <= ERROR;软件end
end
S2:    begin
if (i2)          begin{o1,o2,err}<=3'b010;NS <= S2;   en软件应用d
if (~i2 && i1)   begin{o1,o2,err}<=3'b000;NS <= IDLE; end
if (~i2 && (~i1))begiapproven{o1APP,o2,err}<=3'b111;NS <= ERROR;end
end
ERROR: begiapplen
if (i1)          begin{o1,oapplication2,err}<=3'b111;NS <= ERROR;end
i软件工程f (~i1)         begin{o1,o2,e软件开发rr}<=3'b000;NS二进制 <= IDLE; end
end
endcase
end
endmodule

两段式状况机示例

module state2 ( nrst,clk,
i1,i2,软件应用
o1,o2,
err
);
input          nrst软件技术,clk;
input          i1,i2;
output         o1,o2,err;
reg            o1,o2,二进制转化为十进制err;
reg    [2:0]   NS,CS;
parameter [2:0]      //one hot with zero idle
IDLE   = 3软件开发'b000,
S1     = 3'b001,
S2     = 3'b010,
ERROR  = 3'b100;
//sequentia软件测验l state transition
aappearlwaysapp装置下载 @ (posed二进制转化器ge clk or negedge nrst)
if (!nrst)
CS <= IDLE;
else
CS <=NS;
//combinational condition judgment
always @ (二进制计算器nrst or CS or i1 or i2)
begin
NS = 3'bx;
ERROR_out;
case (CS)
IDLE:     begin
IDLE_out;
if (~i1)           NS = IDLE;
if (i1 &&aapprovemp; i2)      NS = S1;
if软件技术 (软件技术i1 && ~i2)     NS = ER二进制八进制十进制十六进制转化ROR;
end
S1:       begin
S1_out;
if (~i2)           NS = S1;二进制转十进制计算器
if (i2 && i1)      NS = S2;
if (i2 && (~i1))   NS = ERROR;
end
S2:       begin
S2_out;
if (i2)            NS = S2;
if (~i2 && i1)     NS = IDLE;
if (~i2 && (~i1))  NS = ERROR;
end
ERROR:    begin
ERROR_out;
if (i1)            NS = ERROR;
if (~i1)           NS = IDLE;
end
endcase
end
//output task
task IDLE_out;
{o1,o2,err} = 3'b000;
endtappearanceask
task S1_out;
{o1,o2,err} = 3'b100;
endtask
task S2_out;
{o1,o2,err} = 3'b010;
endtask
task ERROR_out二进制转八进制;
{o1,o2,err} = 3'bapple111;
endtask
endmodule

三段式状况机示例

三段式状况机的输出态能够是组合逻辑也能够是时序逻辑，一般运用时序逻辑，可避免电路毛刺。输出同步进程一般是case(现态)，下例是书中例approve程，是case(次态appearance)

module state3 ( n软件工程rst,clk,
i1,i2,
o1,o2,软件
err
);
input          nrst,clk;
input          i1,i2;
output         o1,o2,err;
reg            o1,o2,err;
reg    [2:0]   NS,CS;
parameter [2:0]      //one hot wit软件库h zero idle
IDLE   = 3'b000,
S1     = 3'b001,
S2     = 3'b010,二进制手表
EappstoreRROR  = 3'b100;
//1st alwaysappreciate block, sequential state tapproveransition
always @ (posedge clk or negedge nrst)
if (!nrst)
CS <= IDLE;
else
CS二进制怎样算 <=NS;
//2nd always block, combinational condition judgment
always @ (nrst or CS or i1 or i2)
begin
NS = 3'bx;
case (CS)
IDLE:     begin
if (~i1)           NS = IDLE;
if (i1 &&a二进制手表mp; i2)      NS = S1;
if (i1 &&am二进制转化为十进制p; ~i2)     NS = ERROR;
end
S二进制计算器1:       begin
if (~i2)           NS = S1;
if (i2 && i1)      NS = S2;
if (i2 && (~i1))   NS = ERROR;
end
S2:       begi软件测验n
if (i2)            NS = S2;
if (~i2 &a软件应用mp;& i1)     NS = IDLE;
if (~i2 && (~i1))  NS = ERROR;
end
ERROR:    begin
if (i1)            NS = ERROR;
if (~i1)           NS = IDLE;
end
endcase
end
/二进制/3rd always bapp装置下载lock, the sequential FSM output
always @ (posedge clk or negedge nrst)
if (!nr二进制转八进制st)
{o1,o2,err} <= 3'b000;
else
begin
{o1,o2,err} <=  3'bapprove000;
case (NS)
IDLE:  {二进制转化为十进制o1,o2,err}<=3'b000;
S1:    {o1,o软件开发2,err}<=3'b100;
S2:    {o1,o2,err}二进制转化为十进制&l二进制转化为十进制t;=3'b010;二进制手表
ERROR: {o1,o2,err}<=3'b111;
endcase
end
eapp装置下载ndmodule

ADI-AD7980示例代软件技术码

两个always块，三段式的思路

/二进制转八进制/ ------------------------------二进制----------------------------------------二进制八进制十进制十六进制转化-------
/apple/ KEYWORDS : AD7980
// --------------------------------二进制转化器---------------------------------------------
// PURPOSE : Driver for the AD7980  16-Bit, 1 MSPS PulSAR AD软件工程C in MSO软件工程P/QFN
// -----------------------------------------------------二进制转化为十进制----软件工程专业--------------------
// REUSE ISSUES        
// Reset Strategy      : Active low reset signal
// Clock Domains       : 2 clocks - the system clock that drives the internal logic 
//                     : and a clock二进制手表 for ADC conv二进制ersions
// Critical Ti二进制转化为十进制ming     : N/A
// Test Feature软件应用s       : N/A
// Asynchronous I/F    : N/A
// Instantiations      : N/A
//软件库 Synthesizable (y/n) : Y
// Target Device       : AD7980
// Other               : The driver is intended to be used for AD7980 ADCs configured
//                     : in /CS MODE, 3-WIRE, WITHOUT BUSY INDICATOR 
// -------------二进制转八进制--------二进制--------------------二进制转十进制计算器------------------------------------
`timescale 1ns/1ns //Use a timescale that is best for simulation.
//----------- Module Declaration --------------二进制亡者列车---------------------------------  
module AD7980
//----------- Ports Declarations -----------------------------------------------
(
//clock and res软件工程et signals
input               fpga_clk_i,      //system clock
inpappleut               adc_clk_i,       //clock to be applied to ADC to read the conversions results
input               reset_n_i,       //active low reset signal
//IP control and data inter软件技术专业face
output     [15:0]   data_o,          //data read from the ADC
output reg          data_rd_ready_o, //when set to high the data read from the ADC is available on the data_o bus
//ADC control and data interfapp装置下载ace
i软件应用nput               adc_sdo,        //ADC SDO signa二进制l
input               adc_sdi,        //ADC SDI signal (not used in 3-WIRE mode)
output              adc_sclk_o,     //ADC serial clock
ouapp装置下载tput              adc_cnv_o       //ADC CNV signal
);
//----------- Registers Deapproveclarations -------二进制亡者列车------------------------------------
reg [ 3:0]  adc_state;      //current state for the ADC control state machine
reg [ 3:0]  adc_next_state; //next state fo二进制八进制十进制十六进制转化r the ADC control state machine
reg [ 3:软件0]  adc_state_m1;apple   //current st软件库ate for the ADC control state machine in the ADC clock dom二进制转化器ain
reg [ 6:0]  adc_tcycle_cnt; //counts the number of FPGA clock cycles to determine when an ADC cycle is com二进制计算器plete
reg [ 6:0]  adc_tc软件工程专业nv软件测验_cnt;   //counapproachts the number of FPGA clock cycles to determine when an ADC conversion is complete
reg [ 4:0]  sclk_clk软件_cnt;   //counts the number of clocks applied to the ADC to read the conversion result
reg         adc_clk_en;     //gating signal for the clock sent to the ADCappearance
reg         adc_cnv_s;      //internal二进制 signal used to hold the state of the ADC CNV signal
reg [15:0]  adc_data_s;     //interal register used to store the data read from the ADC
//----------- Wires Declarations -----application-------软件开发-----------------------------------
wire        adc_sclk_s;     //internal s二进制转化器ignal for the clock sent to the ADC
//----------- Local Parameters -------------------软件技术专业---------二进制转化器---------------------
//ADC states
parameter ADC_IDLE_STATE            = 4'二进制转十进制计算器b0001;
parameter A二进制怎样算DC_START_CNV_STATEAPP       = 4'b0010;
param软件库eter ADC_END_CNV_STATE         = 4'b0100;
parameter ADC_READ_CNV_RESULT       = 4'b1000;
//ADC timing
parameter rAPPeal FPGA_CLOCK_FREQ  = 100000000;    //FPGA clock frequency [Hz]
parameter real ADC_CYCLE_TIME   = 0.000001000;  //minimum time between two ADC conversions (Tcyc) [s]
parameter real ADC_CONV_T二进制IME二进制手表    = 0.000000670;  //conversion time (Tcnvh) [s]
parameter [6:0] AD软件应用C_CYCLE_CNT   = FPGA_CLOCKappstore_FREQ * ADC_CYCLE_TIME - 1;
parameter [6app装置下载:0] ADC_CNV_CNT     = FPGA_CLOCK_FREQ * ADC_CONV_TIME;
//ADC serial clock periods
parameter ADC_SCLK_PERIODS  = 5'd15; //number of clocks to be sent to the ADC to read the conversion result
//----------软件商铺- Assign/Always Blocks ---------------------------------apple--二进制转十进制计算器----------
assign adc_cnv_o    = adc_cnv_s;
assign a二进制dc_sclk_s   = adc_clk_i & adc_c软件应用lk_en;
assign adc_sclk_o   = adc_sclk_s;
assign data_o       = adc_二进制data_s;
//update the ADC t软件技术专业iming counters
always @(posedge f软件工程专业pga_clk_i)
begin
if(resetapple_n_i ==appear 1'b0)
begin
adc_tcycle_cnt  <= 0;
adc_tcnv_cnt    <= ADC_CNV_CNT;
end
else
begin
if(adc_tcycle_cnt != 0)
begin
adc_tcycle_cnt <= adc_tcycle_cnt - 1;
end
else if(adc_state == AD二进制C_IDLE_STATE)
begin
adc_tcycle_c软件工程专业nt <= ADCappear_CYCLE_CNT;
end
if(adc_state == ADC_START_CNV_STATE)
begin
adc_tcnv_cnt <= adc_tcnv_cnt - 1;
end
else
begin
adc_tcnv_cnt <= ADC_CNV_CNT;
end
end
end
//read data from the ADC
always @(negedge adc_clk_i)
begin
if(adc_clk_en == 1'b1)
begin
adc_dat二进制a_s   <= {adc_data_s二进制亡者列车[14:0], adc_sdo};
sclk_clk_cnt <= sclk_clk_cnt - 1软件库;
end
else
begin
sclk_clk_capp装置下载nt <= ADC_SCLK_PERIODS;
en软件工程d
end
//determine when the ADC cloapp装置下载ck is valid to be sent to the ADC
always @(negedge adc_clk_i)
begin
adc_state_m1 <二进制怎样算= adc_state;
adc二进制转化为十进制_clk_en   <= ((adc_state_m1 =软件开发= ADC_END_CNV_STATE) || (adc_state_mAPP1二进制手表 == ADC_READ_CNV_RE二进制八进制十进制十六进制转化SULT) && (sclk_cappreciatelk_cnt != 0)) ? 1'b1 : 1'b0;
end
//update the ADC current state and the control signals
always @(posedge fpga_clk_i)
begin
if(reset_n_i == 1'b0)
begin
adc_state <= ADC_IDLE_STATE;
end
else
begin
adc_state <= adc_next_state;
case软件商铺装置 (ad二进制手表c_state)
ADC_IDLE_STATE:
begin
adc_cnv_s       <= 1'b0;
data_rd_reAPPady_o <= 1'b0;
end
ADC_appstoreSTART_CNV_STATE:
begin
adc_cnv_s       <= 1'b1;
data_rd_ready_o <= 1'b1;
end
ADC_END_CNV_STATE:
begin
adc_cnv_s       <= 1'b0;
data_rd_ready_o <= 1'二进制转八进制b0;
end
ADC_READ_CNV_RESULT:
begin
adc_cnv_s       <= 1'b0;
data_rd_ready_o <= 1'b0;
end
endcase
end
end
//update the ADC next state
always @(adc_state, adc_tcycle_cnt, adc_tcnv_cnt, sclk_clk_cnt)
bappstoreegin
adc_next_state <= adc二进制转化器_s二进制八进制十进制十六进制转化tate;
capprovease (adc_state)
A二进制手表DC_IDLE_STATE:
begin
if(adc_tcycle_cnt == 0)
begin
adc_next_state <= ADC_START_CNV_STATE;
e二进制转化器nd
end
ADC_START_CNV_STappreciateATE:
begin
if(adc_tcnv_cnt == 0)
begin
adc_next_state <= ADC_END_CNV_STATE;
end
eappointmentnd
ADC_END_CNV_STATE:
begin
adc_next_state <= ADC_READ_CNV_RESULT;
end
ADC_READ_CNV_RESULT:
begin
if(sclk_clk_cnt == 1)
begin
adc_next_state <= ADC_IDLE_appointmentSTATE;
end
end
default:
begin
aappointmentdc_next_sapp装置下载tate <= ADC_IDLE_STATE;
end
endcase
end
endmodule

另一种状况机机写法

module  simple_fsm(
input  wire  sys_clk二进制怎样算    ,   //体系时软件钟50MHz
input  wire  sys_rst_n  ,   //全局复位
input  wire  pi_money   ,   //投币方法能够为：不投币（0）、投1元（1）
outputreg软件技术    po_cola       //po_cola为1时出可乐，po_cola为0时不出可乐 
);
//只需三种状况，运用独热码
parameter  IDLE =3'b001;
p二进制arameter  OapproveNE  =3'b010;
parameter  TWO  =3'b100;
reg[2:0]  state;
//榜首段状况机，描app装置下载绘当时状况state怎样依据输入跳转到下软件商铺装置一状况
always@(posedge sys_clk ornegedge sys_二进制亡者列车rst_n)
if(sys_rst_二进制转化为十进制n ==1'b0)
state <= IDLE;    //任何状况下只需按复位就回到初始状况
else
cas二进制计算器e(statapplicatione)
IDLE  : if(pi_appointmentmonappearey ==1'b1)//判别输入状况
state <= ONE;
else
state <= IDLE;
ONE   : if(pi_money ==1'b1)
state <= TWO;
else
state <= ONE;
TWO   : if(pi_money ==1'b1)
state <appointment= IDLE;
else
state <= TWO;
default:   state <= IDLE;    //假定状况机跳转到approve编码的状况之外也回到初始状况
endcase
//第二段状况机，描绘当时状况state和输入pi_money怎样影响po_cola输出
always@(posedge sys_clk ornegedge sys_软件应用rst_n)
if(sys_二进制怎样算rst_n == 1'b0)
po_cola <=1'b0;
else   if((state == TWO)&&(pi_money ==1'b1))
po_colappstorea <=1'b1;
else
po_cola <=1'b0;
endmodule

群众号-达尔闻里的解说

状况机中最为要害的部分，归纳器能不能将RTL代码归纳为状况机的姿态首要看这appointment部分代码怎样来结束的。我们看到代码运用的是二段式状况机application，但是又感觉怪怪的，这个状况机之所以和其他材料上的有所差异，软件商铺装置其实是运用了apple新的写法。许多人都见过其他材料上总结的状况机代码写法有一段式、二段式、三段式（一段式指的是在一段状况机中运用时序逻辑既描app装置下载绘状况的搬运，也描绘数据的输出；二段式指APP在榜首段状况机中运用时序逻辑描绘状况搬运，在第二段状况机二进制中运用组合逻辑描绘数据的输出；三段式指在榜首段状况机中选用时序逻辑描绘状况搬运，在第二段在状况机中选用组合逻辑判别情二进制转化为十进制况搬运条件描绘状况搬运规律，在第三段状况机中描绘状况输出，能够用组合电路输出，也能够时序电路输出）。软件商铺装置这种一段式、二段式、三段式其实都是之前经典的老写法，也是二进制计算器一些老工程师仍然习气用的写法，老方法是依据状况机理论建立的模型抽象后规划的，其结束的代码要严峻依照固定的格式来写代码，否则归纳器将无法识别出你写的代码是个状况机，由于前期的开发东西只能识别出固定的状况机格式，假定不依照标准格式写代码归纳二进制器最终无法归纳成为状况机的姿态。这样往往添加了规划的难度，许多人学习的时分还要去了解理论模型，重复学习了解好久才能够规划好二进制八进制十进制十六进制转化的状况机，所以需求我们改善。

王金明教师的&软件开发lt;数字体系规划与Verilog HDL>相关叙说

状况机规划中软件包括三个目标
  • 当时状况,即现态(Curren二进制转八进制t State,CS)
  • 下一个状况,即次态(Next State,NS)
  • 输出逻辑(Ouappearancetput Logic,OL软件工程)
描绘状况机的方法
  • 三进程描绘:CS NS OL各用一个always进程块描绘
  • 双进程描绘1:CS+NS OL
  • 双进程描绘2:CS NS+OL
  • 单进程描绘:CS+NS+OL

书中其他补偿

同步复位与异步复位

  • 同步复位信号在二进制转化为十进制时钟跳变的边缘到来时,对有限状况机进行复位操作,一起把复位值赋给输出信号并使有限状况机回到初始状况.在状况搬运的开端部分参加对同步复位信号进行判别的if句子.这样,假定appstore不指定输出信号的值,那么输出信号值将坚持不变.这种状况会需求额定的存放器来坚持原approve值,然二进制转化为十进制后添加了资源耗费,因而应该在if句子中二进制转化为十进制指定输出信号的值.
  • 假定只需求在上电和体系差错时进行复位操作,那么异步复位方法比同二进制步复位方法好.原因:同二进制转化为十进制步复位方法占用较多的额定资源,而异步复位能够消除引进额定存放器的或许性;并且带有异步复位信号的Verilog言语描绘简略,只需求在描绘状况存放器的进程中引进异步复位信号即可.